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HIGH-SPEED 2.5V
IDT70T633/1S
Features
Full hardware support of semaphore signaling between
True Dual-Port memory cells which allow simultaneous
access of the same memory location
Fully asynchronous operation from either port
High-speed access
Separate byte controls for multiplexed bus and bus
– Commercial: 10/12/15ns (max.)
– Industrial: 10/12ns (max.)
Sleep Mode Inputs on both ports
RapidWrite Mode simplifies high-speed consecutive write
Supports JTAG features compliant to IEEE 1149.1 in
cycles
Dual chip enables allow for depth expansion without
Single 2.5V (±100mV) power supply for core
external logic
LVTTL-compatible, selectable 3.3V (±150mV)/2.5V (±100mV)
IDT70T633/1 easily expands data bus width to 36 bits or
more using the Master/Slave select when cascading more
Available in a 256-ball Ball Grid Array and 208-ball fine pitch
than one device
M/ S = V IH for BUSY output flag on Master,
Industrial temperature range (–40°C to +85°C) is available
M/ S = V IL for BUSY input on Slave
Busy and Interrupt Flags
Green parts available, see ordering information
On-chip port arbitration logic
512/256K x 18
ASYNCHRONOUS DUAL-PORT
STATIC RAM
WITH 3.3V 0R 2.5V INTERFACE
◆
◆
ports on-chip
◆
◆
◆
matching compatibility
◆
◆
◆
◆ BGA-208 and BGA-256 packages
◆
◆
◆
power supply for I/Os and control signals on each port
◆
◆ Ball Grid Array
◆
◆ for selected speeds
◆
◆
Functional Block Diagram
U B L
LB L
R/ W L
UB R
LB R
R/ W R
B
E
B
E
B
E
B
E
C E 0L
0
L
1
L
1
R
0
R
C E 0R
CE 1L
OE L
Dout0-8_L
Dout9-17_L
Dout0-8_R
Dout9-17_R
CE 1R
OE R
512/256K x 18
MEMORY
ARRAY
I/O 0L - I/O 17L
Din_L
Din_R
I/O 0R - I/O 17R
A 18L (1)
A 0L
Address
Decoder
ADDR_L
ADDR_R
Address
Decoder
A 18R (1)
A 0R
TDI
TCK
C E 0L
CE 1L
OE L
R/ W L
ARBITRATION
INTERRUPT
SEMAPHORE
LOGIC
OE R
R/ W R
C E 0R
CE 1R
TDO
JTAG
TMS
T R ST
B U S Y L(2,3)
B U S Y R(2,3)
S EM L
INT L(3)
M/ S
SEM R
IN T R(3)
ZZ L
NOTES:
(4)
ZZ
CONTROL
ZZ R
(4)
1. Address A 18 x is a NC for IDT70T631.
LOGIC
2. BUSY is an input as a Slave (M/ S =V IL ) and an output when it is a Master (M/ S =V IH ).
5670 drw 01
3
BUSY and INT are non-tri-state totem-pole outputs (push-pull).
4. The sleep mode pin shuts off all dynamic inputs, except JTAG inputs, when asserted. OPTx, INT x, M/ S and the
sleep mode pins themselves (ZZx) are not affected during sleep mode.
1
?2012 Integrated Device Technology, Inc.
JUNE 2012
DSC-5670/9
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